隨著芯片設計中的更小的節(jié)點技術的推廣普及，線寬隨著晶體管尺寸變得更薄。這使得在16nm及以下的技術節(jié)點上，導線電阻更占主導地位。這種增加的電阻和金屬線寬度的減小引入了許多電遷移和IR壓降的問題。這兩個問題在縮短電子設備的壽命方面起著重要作用，是任何技術節(jié)點較低的電子設備功能失效的原因。

    在本文中，我們將討論電遷移和IR下降的問題，以及防止這些問題在電子設備中發(fā)生的技術。

    緊湊型電子設備的技術趨勢和需求要求采用現(xiàn)代集成電路設計。電子設備制造商正在成倍地降低金屬互連線的寬度。因此，互連線的橫截面積正在減小。此外，由于功能集成和設備互連的不斷增加，芯片上會有更多的連線。因此，，在小于16nm的節(jié)點上工作的任何器件在一段時間內容易受到性能問題的影響，這是由于不能通過成比例的電流，導致電遷移和IR下降的問題。

    什么是電遷移？

    電遷移（EM）是一種分子位移，是由于導電電子和離子在一段時間內的動量轉移而引起的。當電流密度較高時會發(fā)生這種現(xiàn)象，這會導致金屬離子向電子流方向漂移。EM通常發(fā)生在現(xiàn)場設備部署多年之后。

    由于電遷移效應，金屬線可能會爆裂并短路。EM會增加導線電阻，這會導致電壓下降，從而導致設備降速。由于短路或開路，它還可能導致電路永久性故障。EM進入帶溫度的正反饋回路（焦耳加熱）。下面是如何用布萊克方程(Black’s Equation)求金屬線的平均失效時間（MTTF）。

導線的電遷移可靠性：

A = 橫截面積依賴常數(shù)

Jn = 電流密度

E a = 活化能（Activation energy ）  

k = 玻爾茲曼常數(shù)

T = 開爾文溫度

N = 比例因子(通常根據(jù)黑色設置為2)

什么是IR Drop？

    IR壓降是指出現(xiàn)在集成電路中電源和地網(wǎng)絡上電壓下降或升高的一種現(xiàn)象。隨著半導體工藝的演進金屬互連線的寬度越來越窄，導致它的電阻值上升，所以在整個芯片范圍內將存在一定的IR壓降。IR壓降的大小決定于從電源PAD到所計算的邏輯門單元之間的等效電阻的大小SoC設計中的每一個邏輯門單元的電流都會對設計中的其它邏輯門單元造成不同程度的IR壓降。如果連接到金屬連線上的邏輯門單元同時有翻轉動作，那么因此而導致的IR壓降將會很大。然而，設計中的某些部分的同時翻轉又是非常重要的，例如時鐘網(wǎng)絡和它所驅動的寄存器，在一個同步設計中它們必須同時翻轉。因此，一定程度的IR壓降是不可避免的。IR壓降有靜態(tài)壓降和動態(tài)壓降兩種類型。

靜態(tài)IR壓降：

    靜態(tài)IR壓降是設計的平均壓降。它取決于將電源連接到相應標準單元的電源網(wǎng)絡的RC。平均電流完全取決于時間段。柵極溝道漏電流是靜態(tài)IR壓降的主要原因。

Vstatic_drop = Iavg x Rwire  

動態(tài)IR壓降：

    動態(tài)IR壓降是由于晶體管的高頻開關通斷而引起的電壓下降。當由于芯片的開關活動而對來自電源的電流的需求增加時，會發(fā)生這種情況。動態(tài)IR壓降依賴于邏輯的切換時間，對時鐘周期的依賴性較小。動態(tài)IR壓降是對大量電路開關同時產生的IR壓降引起的峰值電流需求進行評估。當前的需求可能是高度本地化的，并且可能在單個時鐘周期(幾百ps)內很短，并且可能導致IR壓降，從而導致額外的建立和保持時間無法滿足。通常，時鐘網(wǎng)絡上的高IR壓降會導致時鐘保持時間不夠，而數(shù)據(jù)路徑信號網(wǎng)絡上的IR 壓降會導致設置時間不夠。在這種情況下，您可以將標準單元分離開來，這樣就可以減輕為滿足許多標準單元而產生的負載。

Vdynamic_drop = L（di / dt）

一個例子：  

· 16nm FF + ASIC 中的 EM violations

我們在信號/時鐘網(wǎng)上觀察到1155次電遷移違規(guī)。我們的max_cap為371fF負載，平均凈長度為~640um。電容負載基于標準單元庫中的默認值。這使得網(wǎng)絡允許更多電流。

APSDRC_net_210033的總電容：0.34327  APSDRC_net_210033的總長度：1345.995

· 16nm FF + 的IR壓降

我們看到時鐘單元周圍的IR壓降，因為它們總是以50％的占空比進行切換。我們觀察到在時鐘單元附近存在標準單元，整個區(qū)域通過該單元變得非常密集。因此，這些區(qū)域周圍出現(xiàn)了IR壓降。

除了時鐘，我們還在一些耗電量大、密度高的單元上發(fā)現(xiàn)了IR壓降點。

防止電遷移和IR壓降的技術

電遷移緩解

1. 對EM違規(guī)網(wǎng)絡應用NDR（非默認規(guī)則）

獲得EM結果后，您可以獲取凈形狀并使用NDR重新路由這些網(wǎng)絡。應用NDR涉及使用具有更大間距的雙寬或三寬金屬來布線時鐘網(wǎng)絡。這將快速消除大多數(shù)EM違規(guī)行為，甚至可以預測網(wǎng)絡，這些網(wǎng)絡更可能基于兩個參數(shù)進行EM違規(guī)：

1）驅動強度

2）負載。

可以過濾掉更多負載和高驅動的網(wǎng)絡，并將它們移動到NDR?？梢愿鶕?jù)項目統(tǒng)計數(shù)據(jù)決定不同驅動強度的閾值負載。

示例：我們看到其中一個單元出現(xiàn)了驚人的改進

Command: create_routing_rule em_ndr -widths“M2 0.064 M3 0.064 M4 0.064”-cuts {{VIA1 {Vrh 1} {Vrv

1}} {VIA2 {Vrh 1} {Vrv 1}} {VIA3 {Vrh 1} {Vrv 1}} {VIA4 {Vr 1}}}

foreach net [gon [get_nets $ nets]] {set_routing_rule $ net -rule em_ndr}

這些設置之前，有309次違規(guī)，在應用NDR后減少為1次。

2. 限制網(wǎng)絡的負載目標

限制或減少負載也可有助于防止電遷移的發(fā)生。在上面的例子中，我們看到142fF是設計中的平均電容。根據(jù)一些實驗的統(tǒng)計數(shù)據(jù)，我們限制所有網(wǎng)絡的最大負載為60fF。結果，我們看到信號EM和平均凈長度都有很好的改善。

Command：set_max_capacitance 0.06 [current_design] #setting max_cap_value用于設計

緩解 IR 壓降

1. Padding clock cells

當涉及到IR時鐘問題時，由于高時鐘切換，時鐘結構是芯片功耗的主要原因。然而，利用 Padding clock cells 技術，時鐘緩沖器/反相器和時鐘門單元被賦予額外的區(qū)域作為禁止布線區(qū)，以避免標準單元的放置和它們周圍任何過量的單元密度。這有助于防止動態(tài)IR壓降。

Command: create_keepout_margin -outer {3.6 0.576 3.6 0.576} $clock_type_keepout IMAGE: A cell with cell padding

2. Cell Padding/Decap insertion around cells within a dynamic IR hotspot region

一些驅動強度高的單元會產生動態(tài)IR壓降問題?？梢詾檫@些單元提供單元襯墊，或者在其周圍或IR壓降區(qū)域插入decap單元格，以防止IR 壓降問題。